知識豐富的高速PCB設計者們可以容易地察覺形成連續(xù)地的難度，并且想象某處該有地，盡管想象中的地根本就不存在。在PCB上，導線和/或印刷線(runs)看上去好像是完好的地，可是在高速或高頻電路里卻成為電感或捉摸不定的東西。“接地”是大部分最初接觸高速電路設計者們最集中的問題。下面我們針對高速電路的接地設計做簡單探討。

　　一、 印制電路板(ＰＣＢ)上的地線處理

　　系統(tǒng)中的每個ＰＣＢ應至少有一個地線層理論上一個雙面板應該將一面作為地層線,而另一面作相互連接用,但在實際中,這是不可能的,因為地線層中的局部要用于信號和電源的交叉及過孔盡管如此,保留區(qū)域應盡可能大,至少為75%,同時應確保沒有被單獨隔離的地層區(qū)域板上ＩＣ的接地引腳應直接焊接到地線層以減少串行電感電源端與地端應安裝低電感陶瓷表面貼片式退耦電容如果采用引腳電容,其引腳必須小于1ｍｍ,同時也要求鐵氧體墊圈在多板卡系統(tǒng)中,減小接地阻抗的最好方法是利用另一塊ＰＣＢ作為底板(母板)以實現(xiàn)各板之間的聯(lián)接,因此要提供一個連續(xù)的地線層到母卡ＰＣＢ連接器中有30～40%的管腳分配給地線,而且這些引腳應該連接到底板的母卡上底板上的地線層與機架地多點連接,以擴散接地電流的返回路徑地線與金屬機架之間良好的連接是至關重要的,要求自攻金屬螺釘或嚙形墊圈特別注意的是經(jīng)陽極化處理的鋁材機架,由于其表面是絕緣的對于具有大量數(shù)字電路的高速系統(tǒng),要求從物理上將敏感的模擬器件與有噪聲的數(shù)字器件分離,且信號走線盡可能短對于模擬、數(shù)字混合的ＰＣＢ板應有相互分離的地線,且二者不能相義叉,以防止電容耦合對于底板也要求模擬地與數(shù)字地分離數(shù)字地、模擬地、電源地及系統(tǒng)地之間的最終連接應采用多總線帶或寬銅釘以減小電阻和感抗每板的模、數(shù)地之間應并接兩背靠背的肖特基二極管,以防板卡在插拔時在兩地之間形成直流壓差只要注意系統(tǒng)布局布線,防止信號間的相互干擾就可以減小噪聲如果使用地線層,在大多數(shù)情況下能對靈敏信號的交叉起屏蔽作用另外,系統(tǒng)中連接器上的所有信號走線必須采用并行方式,以方便實現(xiàn)與地線引腳的分離,從而減小相互間的耦合;應盡量采用多地線引腳以減小信號板和底板之間的地阻抗,實現(xiàn)信號線的分離。

　　二、 　模擬數(shù)字混合器件的地線處理

　　象運算放大器、基準源等模擬器件應與模擬地之間退耦,而ＡＤ、ＤＡＣ以及混合ＩＣ也應看作模擬器件并與模擬件之間退耦此類內部既有模擬電路又有數(shù)字電路的ＩＣ,由于數(shù)字電流的迅速改變將產生一電壓并無疑會通過分布電容耦合到模擬電路同時在ＩＣ的引腳之間不可避免地存在約0.2ＰＦ的分布電容,因此其模擬地與數(shù)字地通常保持分離以避免數(shù)字信號耦合到模擬電路然而,為防止進一步耦合,ＡＧＮＤ與ＤＧＮＤ應在外部以最短距離連接到模擬地在ＧＮＤ連接處任何額外的阻抗都將引起數(shù)字噪聲,同理也將通過分布電容耦合到模擬電路ＩＣ的ＤＧＮＤ引腳告訴我們該引腳在內容連接到ＩＣ的數(shù)字地,而不是指該引腳必須連接到系統(tǒng)的數(shù)字地通過減小轉換器數(shù)字端口的扇出,可以保持轉換器在瞬變狀態(tài)邏輯轉換的相對獨立,也可以使任何進入轉換器模擬端口的潛在耦合減少為隔離轉74換器數(shù)據(jù)總線上的噪聲,最好的辦法是在其數(shù)據(jù)端口放置一緩沖鎖存器緩沖鎖存器應與另一數(shù)字電路共地,并且耦合到ＰＣＢ板的數(shù)字地線上由于數(shù)字抗噪聲度約為數(shù)百或數(shù)千毫伏,因此數(shù)字地和模擬地之間的噪聲減小應主要針對轉換器的數(shù)字接口模擬電路與數(shù)字電路一般要求單獨供電轉換器的電源管腳應該與模擬地之間接退耦電容,邏輯電路的電源引腳應與數(shù)字地之間退耦如果數(shù)字供電電源相對沒有干擾,也可用來作模擬電路的供電電源,但這種應用應謹慎。

　　三、 　采樣時鐘電路的地線處理

　　采樣時鐘產生器電路也應考慮接地問題,并且與模擬地之間的退耦電容要更大一些采樣時鐘的相位噪聲會降低系統(tǒng)的ＳＮＲ由于采樣時鐘的抖動會調制輸入信號,增加噪聲并引起基準畸變,因此應采用低相位噪聲的晶振作為采樣時鐘采樣時鐘產生器應與數(shù)字電路隔離并退耦到模擬地理論上在具有分散地的系統(tǒng)中,采樣時鐘產生器應以模擬地作為參考,然而由于系統(tǒng)的各種制約,這種作法不總是能實現(xiàn)在許多情況下,采樣時鐘是通過對基于數(shù)字地的高頻系統(tǒng)時鐘分頻得到的,如果將基于數(shù)字地的時鐘信號傳遞到基于模擬地的ＡＤＣ,兩種地之間的噪聲將直接疊加到時鐘信號上并產生過大的抖動,這種抖動將降低ＳＮＲ并產生不希望的諧波可以利用ＲＦ傳輸與差動傳輸加以改善,差分接收和差分驅動應采用發(fā)射極耦合邏輯電路(ＥＣＬ)以減小相位抖動。

　　四、 結束語

　　除了接地規(guī)則外高速電路的設計人員還必須考慮電源的規(guī)則,以便得到最佳結果.必須對每根引入高速電路或者獲取數(shù)據(jù)電路的電源線在它的返回地線上認真地退耦，以防止噪聲進入電路.電路板設計中應大方地使用0.01到0.1UF的陶瓷電容,把它們放在盡可能靠近要退耦的器件或者電路處.還有,至少給每個電源線加一個3到20uF高質量的鉭電容,安放在盡可能靠近電源進線的引線腳處,以防止可能的低頻大紋波傳出電路卡。