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測試測量

單片機硬件參數設計解析(一)

星之球激光 來源:電子發(fā)燒友2012-05-29 我要評論(0 )   

引 言 隨著 單片機 的頻率和集成度、單位面積的 功率 及 數字信號 速度的不斷提高,而信號的幅度卻不斷降低,原先設計好的、使用很穩(wěn)定的單片機系統(tǒng),現在可能出現莫名...

引 言

 

  隨著單片機的頻率和集成度、單位面積的功率數字信號速度的不斷提高,而信號的幅度卻不斷降低,原先設計好的、使用很穩(wěn)定的單片機系統(tǒng),現在可能出現莫名其妙的錯誤,分析原因,又找不出問題所在。另外,由于市場的需求,產品需要采用高速單片機來實現,設計人員如何快速掌握高速設計呢?

  硬件設計包括邏輯設計和可靠性的設計。邏輯設計實現功能。硬件設計工程師可以直接通過驗證功能是否實現,來判定是否滿足需求。這方面的資料相當多,這里就不敘述了。硬件可靠性設計,主要表現在電氣、熱等關鍵參數上。我將這些歸納為特性阻抗、SI、PI、EMC、熱設計等5個部分。

 

  1 特性阻抗

 

  近年來,在數字信號速度日漸增快的情況下,在印制板的布線時,還應考慮電磁波和有關方波傳播的問題。這樣,原來簡單的導線,逐漸轉變成高頻與高速類的復雜傳輸線了。

  在高頻情況下,印制板(PCB)上傳輸信號的銅導線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導線路,如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應,會得到以下公式:

  式中Z0即特性阻抗,單位為Ω。

  PCB的特性阻抗Z0與PCB設計中布局和走線方式密切相關。影響PCB走線特性阻抗的因素主要有:銅線的寬度和厚度、介質的介電常數和厚度、焊盤的厚度、地線的路徑、周邊的走線等。

  在PCB的特性阻抗設計中,微帶線結構是最受歡迎的,因而得到最廣泛的推廣與應用。最常使用的微帶線結構有4種:表面微帶線(surface microstrip)、嵌入式微帶線(embedded microstrip)、帶狀線(stripline)、雙帶線(dual-stripline)。下面只說明表面微帶線結構,其它幾種可參考相關資料。表面微帶線模型結構如圖2所示。

  Z0的計算公式如下:

  對于差分信號,其特性阻抗Zdiff修正公式如下:

  公式中:

  ——PCB基材的介電常數;

  b——PCB傳輸導線線寬;

  d1——PCB傳輸導線線厚;

  d2——PCB介質層厚度;

  D——差分線對線邊沿之間的線距。

  從公式中可以看出,特性阻抗主要由、b、d1、d2決定。通過控制以上4個參數,可以得到相應的特性阻抗。

 

  2 信號完整性(SI)

 

  SI是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中的信號能夠以要求的時序、持續(xù)時間和電壓幅度到達IC,則該電路具有較好的信號完整性。反之,當信號不能正常響應時,就出現了信號完整性問題。從廣義上講,信號完整性問題主要表現為5個方面:延遲、反射、串擾、同步切換噪聲和電磁兼容性。

  延遲是指信號在PCB板的導線上以有限的速度傳輸,信號從發(fā)送端發(fā)出到達接收端,其間存在一個傳輸延遲。信號的延遲會對系統(tǒng)的時序產生影響。在高速數字系統(tǒng)中,傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。

  當PCB板上導線(高速數字系統(tǒng)中稱為傳輸線)的特征阻抗與負載阻抗不匹配時,信號到達接收端后有一部分能量將沿著傳輸線反射回去,使信號波形發(fā)生畸變,甚至出現信號的過沖和下沖。如果信號在傳輸線上來回反射,就會產生振鈴和環(huán)繞振蕩。

  由于PCB板上的任何兩個器件或導線之間都存在互容和互感,因此,當一個器件或一根導線上的信號發(fā)生變化時,其變化會通過互容和互感影響其它器件或導線,即串擾。串擾的強度取決于器件及導線的幾何尺寸和相互距離。

  信號質量表現為幾個方面。對于大家熟知的頻率、周期、占空比、過沖、振鈴、上升時間、下降時間等,在此就不作詳細介紹了。下面主要介紹幾個重要概念。

  ①高電平時間(high time),指在一個正脈沖中高于Vih_min部分的時間。

  ②低電平時間(low time),指在一個負脈沖中低于Vil_max部分的時間,如圖3所示。

 ?、劢r間(setup time),指一個輸入信號(input signal)在參考信號(reference signal)到達指定的轉換前必須保持穩(wěn)定的最短時間。

 ?、鼙3謺r間(hold time),是數據在參考引腳經過指定的轉換后,必須穩(wěn)定的最短時間,如圖4所示。

  ⑤建立時間裕量(setup argin),指所設計系統(tǒng)的建立時間與接收端芯片所要求的最小建立時間的差值。

  ⑥保持時間裕量(hold argin),指所設計系統(tǒng)的保持時間與接收端芯片所要求的最小保持時間之間的差值。

  ⑦時鐘偏移(clock skew),指不同的接收設備接收到同一時鐘驅動輸出之間的時間差。

 ?、郥co(time clock to output,時鐘延遲),是一個定義包括一切設備延遲的參數,即Tco=內部邏輯延遲 (internal logic delay) + 緩沖器延遲(buffer delay)。

 ?、嶙畲蠼洑v時間(Tflightmax),即final switch delay,指在上升沿,到達高閾值電壓的時間,并保持高電平之上,減去驅動所需的緩沖延遲。

 ?、庾钚〗洑v時間(Tflightmin),即first settle delay,指在上升沿,到達低閾值電壓的時間,減去驅動所需的緩沖延遲。

  時鐘抖動(clock jitter),是由每個時鐘周期之間不穩(wěn)定性抖動而引起的。一般由于PLL在時鐘驅動時的不穩(wěn)定性引起,同時,時鐘抖動引起了有效時鐘周期的減小。

  串擾(crosstalk)。鄰近的兩根信號線,當其中的一根信號線上的電流變化時(稱為aggressor,攻擊者),由于感應電流的影響,另外一根信號線上的電流也將引起變化(稱為victim,受害者)。

  SI是個系統(tǒng)問題,必須用系統(tǒng)觀點來看。以下是將問題的分解。

  ◆ 傳輸線效應分析:阻抗、損耗、回流……

  ◆ 反射分析:過沖、振鈴……

  ◆ 時序分析:延時、抖動、SKEW……

  ◆ 串擾分析

  ◆ 噪聲分析:SSN、地彈、電源下陷……

  ◆ PI設計:確定如何選擇電容、電容如何放置、PCB合適疊層方式……

  ◆ PCB、器件的寄生參數影響分析

  ◆ 端接技術等

      

 

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